Езици за описание на апаратна част. Основи на език VHDL.

[Mozo]

Тема 8: Езици за описание на апаратна част. Основи на език VHDL –
част І
Тема 8: Езици за описание на апаратна част. Основи на език VHDL............................................... 1
8.1. Въведение......................................................................................................................................... 1
8.2. Структура на програма на VHDL .................................................................................................. 1
8.3. Методи за моделиране .................................................................................................................... 6
8.1. Въведение
VHDL - един от многото езици за описание на апаратна част HDL (Hardware Description
Language) и един от двата най-широко използвани. Други – Verilog, System C и др.
Две основни предназначения на HDL езиците:
o за моделиране на цифрови устройства и системи;
o при наличие на модел на цифрова схема е възможно последваща симулация с цел
тестване на схемата.
VHDL - V (VHSIC – Very High-Speed Integrated Circuit) HDL
Разработен през 1983 г. по поръчка на Министерството на отбраната на САЩ с цел
формално описание на логически схеми за всички етапи на разработката на електронни
системи. Стандарт от 1987 г., усъвършенстван през 1993 г. и по-късно, последно – през 2008 г.
Компютърен език със съответен синтаксис и правила за използване. НО за разлика от
езиците за програмиране от високо ниво, VHDL е предназначен за описание (моделиране) на
апаратна част. Разликата: езиците за програмиране от високо ниво са „последователни” по
совята природа; VHDL не е. Или: езиците за програмиране от високо ниво се използват за
описание на алгоритми (последователно изпълнение); VHDL – за описание на апаратна част
(паралелно изпълнение).
Възможно е използването на VHDL за проектиране и реализация на действително работещи
сравнително сложни схеми за сравнително кратък период от време.
VHDL е език за описание на АПАРАТНА ЧАСТ. Опитът от езици за програмиране от
високо ниво не е пряко приложим при VHDL. Когато се работи с VHDL, не се програмира, а се
проектира апаратна част.
Предимства:
Проектът на VHDL е обединение на структурата на проекта и алгоритъма на
неговото функциониране;
Добре документиран – не е необходимо допълнително техническо описание или
представяне във вид на схема;
Висока надеждност;
Универсалност – разработените блокове могат да се използват в други проекти;
Портативност – лесна преносимост на друга елементна база;
Дълготрайност – преносимост на нова елементна база.
8.2. Структура на програма на VHDL
Една цифрова система, описвана на VHDL, се състои от обект на проекта (entity), който
може да съдържа други обекти, считани за компоненти на обекта на най-високо ниво на
проекта. Всеки обект се моделира чрез своята декларация (entity declaration) (наричана също
интерфейсно тяло) и архитектурно тяло (architecture body). Декларацията на обекта може да се
смята за интерфейс с обкръжаващата среда, дефиниращ входните и изходни сигнали, а
архитектурното тяло съдържа описание на обекта и е съставено от изграждащите го свързани
обекти, процеси и компоненти, всички те работещи паралелно (фиг. 8.1).
1Фиг. 8.1. Обект на VHDL, състоящ се от интерфейсно тяло(декларация на обекта) и
архитектурно тяло (описание)
Във VHDL се използват резервирани ключови думи, като те не могат да се използват като
имена на сигнали или идентификатори. При ключовите думи и идентификаторите не се прави
разлика между малки и големи букви, а празните символи, например нов ред и интервали се
игнорират. VHDL е строго типизиран език, при който типът на всеки обект, който може да има
стойност, например сигнали, константи и променливи, трябва да се декларира.
Нива на представяне и абстракция
Една цифрова система може да бъде представена на различни нива на абстракция. Това
прави описанието на една сложна система по-лесно управляемо. Различни нива на абстракция
са показани на фиг. 8.1.
Фиг. 8.2. Нива на абстракция: поведенческо, структурно и физич

Целият материал: